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PCB设计中高速数字电路中反射问题解决
通常所说的高速数字电路是指电路的频率达到或超过一定数值，而且工作在这个频率之上的电路已经占到整个电子系统一定的份量。实际上，判定一个电路是否为高速电路并不能只从信号的频率去考虑，当信号的传输延迟大于信号上升时间的2O％时，电路板上的信号导线就会呈现出传输线效应，整个系统为分布式系统，此时这种电路即为高速电路。当前，电子系统与电路全面进入高速、高频设计领域。随着IC工艺的不断提高，驱动器的上升沿和下降沿由原来的十几ns减小到几ns，有的甚至达到ps量级。这时必须要考虑由传输线效应引起的信号完整性反射噪声问题，这已经成为高速数字电路设计中的一个主要问题。
1, 信号完整性概述
从广义上讲,信号完整性指的是在高速数字电路中由互连线引起的所有问题。它主要研究互连线与数字信号的电压，电流波形相互作用时，电气特性参数如何影响产品的性能。信号完整性问题主要包括以下四类问题：单一网络的信号反射；多网络间的串扰；电源和地分配中的轨道塌陷；电磁干扰和辐射。在这里主要讨论单一网络的信号反射噪声问题。
2, 信号反射噪声的形成
在高速数字电路中，信号在PCB板上沿传输线传输，遇到阻抗不连续时，就会有部分能量从阻抗不连续点沿传输线返回，从而产生反射。其大小与阻抗失配的程度有关，阻抗失配越大，反射就越大。
3, 反射系数p = Vreflected /Vincident =(Zt-Zo)/(Zt+Zo)，其中Zt表示负载阻抗，Zo表示传输线阻抗。
从公式中可以看出，当Zt = Zo时反射系数为0，没有反射产生；当Zt ≠ Zo时，将产生反射现象。反射是造成上冲、下冲和振铃的直接原因，是高速数字电路中最常见的信号完整性问题。
为了减小由反射造成的信号完整性问题，在所有的高速电路板中必须运用以下3个重要的设计因素：
(1)使用可控阻抗的互连线；
(2)使用合理的布线拓扑结构；
(3)对传输线进行阻抗匹配。
4， 端接匹配技术
在高速数字系统中，传输线上阻抗不匹配会引起信号反射，减小和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行终端阻抗匹配，从而使源反射系数或负载反射系数为零。传输线的端接通常采用两种策略：
(1)使负载阻抗与传输线阻抗匹配，即并行端接；
(2)使源阻抗与传输线阻抗匹配，即串行端接。
上述两种端接策略各有其优缺点，以下就简要介绍这两类主要的端接方案。
并联端接
并联端接匹配是最简单的阻抗匹配技术，通过一个电阻R将传输线的末端接到地或者接到Vcc，如图2所示。在数字电路设计中，返回通路上吸收的电流通常都大于电源上提供的电流。将终端匹配到Vcc可以提高驱动器的能力，而将终端匹配到地则可以提高地上的吸收能力。
图1 并联端接匹配示意图
串联端接
串行端接匹配技术是在源端的终端匹配技术。由连接在驱动器输出端和信号线之间的一个电阻组成，如图3所示：这种匹配技术的优点是只为驱动器加入了一个电阻元件，因此相对于其它类型的电阻匹配技术来说匹配电阻的功耗是最小的，它没有为驱动器增加任何额外的直流负载，并且也不会在信号线与地之间引入额外的阻抗。此种技术在VXI接口设计，功能部分端口电路，时钟电路上都有所运用。
图2 串联端接匹配示意图
5、高速数字测试模块设计中的反射噪声问题
高速数字测试模块采用VXI总线结构，该仪器具备64路独立产生激励信号和采集响应数据的能力，通过编程使激励和响应之间建立起因果关系，可大大提高测试系统的自动化程度。整个硬件系统的结构如图3所示：
图3 高速数字测试模块结构图
可以看到，系统中采用了一片256 x 72bit，时钟频率为200MHz的同步SRAM，上升时间不到1ns；另外，功能接口部分信号频率虽然只有20MHz，但是经布局后估算传输线上的时延大于信号上升时间的20％，此时由反射引起的噪声会影响电路功能，必须加以控制。因此在PCB设计中必须采取有效的措施来解决信号完整性的反射噪声问题，否则整个设计将面临失败的危险。
在设计中，通过HyperLynx软件对Virtex-II Pro与SRAM之间未匹配的信号进行仿真，如图4(a)所示。虽然没有过冲，振铃之类的影响，但是由于反射使高电平降低到1.428V，而SRAM芯片要求最低输入高电平为1.7V，这显然不满足要求。
因此采用并联端接匹配，将终端电阻R接到Vcc来提高驱动器的能力，匹配电阻值通过HyperLynx软件中的终端向导功能寻找最佳的端接电阻值，最终确定端接51Ω的电阻。在采用了并联端接匹配后高电平提高到2.458V，如图5()所示。满足了电平匹配要求。
图4 (a)未匹配的SRAM信号
图4 (b)匹配后的SRAM信号
图4为使用并联端接匹配前后仿真对比
此外，还选取从Virtex-II Pro到前面板SMA接头的时钟走线进行仿真。时钟信号由Virtex-II Pro输出，经过SN74ABT126 到SMA接头，通过分析波形如图6(a)所示，会发现与驱动信号相比，信号在稳态时间内产生了明显的振铃噪声，这样可能造成数据的误判或丢失。因此，通过Hyperlynx工具对时钟电路进行信号完整性分析后，采用47Ω的电阻进行源端阻抗匹配，即Virtex-II Pro的输出阻抗加上匹配串连的47Ω电阻等于传输线的特征阻抗50Ω，从而在源端消除反射，仿真结果如图5(b)所示。通过仿真结果可以看出，时钟的信号质量得到了明显的改善。
(a) 未经优化的clock仿真结果
(b) 优化后的clock仿真结果
图5使用串联联端接匹配前后仿真对比
结束语：
在高速电路设计中，信号反射是最常见的信号完整性问题，往往对整个系统的性能产生许多难以预料的影响。因此对信号反射问题的分析在高速电路设计中的作用举足轻重，只有解决好这个问题，高速系统才能准确、稳定地工作。
备注：本原文并非EDAHUB原创，但经过EDAHUB分析整理，本文是反射问题的较经典案例，在此与各界同仁共同学习，如有涉及知识产权问题请联系我们，如未有联系，则认为是同意转载。也欢迎其他同仁转载此文。